4?bit FLASH ADC行为级建模与仿真

摘 要： 基于Matlab/Simulink的平台，设计并实现了一种新型的单通道4?bit FLASH ADC行为级仿真模型，模型充分考虑到时钟抖动、失调电压、迟滞效应、比较器噪声等非理想特性，使整个系统更逼近实际电路。在输入信号为1 GHz，采样时钟频率为500 MHz时，对非理想模型进行时域及频域分析，创建的模型和系统仿真结果可为ADC系统中的误差、静态特性及动态特性研究提供借鉴。

关键词： FLASH ADC； Matlab/Simulink； 行为级建模； 非理想特性

中图分类号： TN911?34 文献标识码： A 文章编号： 1004?373X（2013）22?0120?04

ADC是数据采集系统的重要部件，常用的高速高精度ADC主要分为：并行ADC（FLASH ADC）、流水线ADC（Pipeline ADC）、过采样ADC（Sigma?Delta ADC）等。在实际电路设计中，ADC采样率和分辨率是一对矛盾，要实现高采样率就难以达到高分辨率。FLASH ADC采样率最高，常用于500 MS/s以上采样率的场合，比如超宽带通信，但其分辨率一般只能达到4～8位，是常用的高速数据采集ADC。

1 设计简介

在集成电路数模混合设计中，通常采用自顶向下的设计流程，如图1所示。为了提高电路设计效率及仿真速度，对电路进行行为级建模已经成为设计的重要环节[1]。

本文基于Matlab和Simulink[2]工具分析FLASH ADC的架构特点并建立单通道FLASH ADC的行为级模型，充分考虑各非理想特性并进行仿真分析，为ADC系统指标分配及具体的电路设计提供了有力的参考条件。

2 FLASH ADC结构特点

图2为FLASH ADC的结构框图[3]，参考电压Vref经分压电阻网络输出若干个参考电压，和输入的模拟信号Vin输入至比较器阵列，得到比较值组成温度计码，该温度计码值经编码器得到输出的数字信号Data_out。

3 建模考虑

FLASH ADC建模需要考虑的因素主要包括各种系统噪声及各子电路的非理想特性。

对FLASH ADC系统性能影响最关键的电路是采样电路和比较电路。FLASH ADC系统通常采用钟控锁存比较器同时实现采样和比较功能，对该系统行为级建模的重点是对钟控锁存比较器的非理想特性进行建模。

本文主要研究的非理想因素如下：

（1）时钟抖动。对于钟控锁存比较器，时钟抖动（Clock Jitter）效应指理论采样时刻与实际采样时刻的偏差导致采样数据的偏移。采样周期的不精确可直接导致采样后信号的不精确，对ADC动态范围影响很大，这种误差是调制器所不能改善的，因此必须对时钟抖动电路进行建模，在Simulink中分析其对信噪比的影响，由设计所需要达到的精度来决定系统所要求的时钟抖动的大小。设信号函数为[ft]，SHA电路在理想采样时刻nT的采样值为[fnT]，实际采样值为[fnT+ΔT]，假设[ft]一阶可导，可知[limΔT→0fnT+ΔT-fnTΔT=][f ′nT。]当[ΔT]很小时极限运算转换为：[fnT+ΔT=fnT+ΔTf ′nT]，通常将时钟抖动分布按照高斯分布来处理[4]，根据原理，对时钟抖动建立模型如图3所示。

（2）比较器噪声。比较器电路的噪声主要由晶体管的热噪声引起，晶体管热噪声应满足高斯分布特性。不同的电路结构所产生的影响是不同的，因此只能对整体的比较器噪声进行建模分析[4]，如图4所示，In1为噪声比例系数，与噪声相乘得到比较器噪声Out。

（3）精度问题。精度是指能够产生正确的数字输出的最小差分输入信号，影响FLASH ADC精度的主要因素有噪声、比较器的增益和输入失调。其中比较器的失调电压（Offset Voltage）[3]是指使输出电压为规定值时，两输入端间所加的直流补偿电压，其值越大，说明电路的对称程度愈差。比较器的开环增益比较高，抗干扰能力差，正负输入端极小的差异就可引起输出的变化，因而失调电压是比较器最主要的电性能参数，在比较器设计中，需要采取措施尽量减小失调电压的影响。

（4）迟滞效应。实际电路设计中，钟控锁存比较器均存在的迟滞效应会影响ADC系统精度。

理想比较器的输入/输出传输特性为：

4 行为级建模

4.1 比较器行为级建模

本文主要用Simulink建立FLASH ADC非理想行为级模型，FLASH ADC系统非理想特性主要由比较器的非理性特性决定，比较器的非理想性特性主要包括失调电压和电阻梯度的失配特性[1]，由此建立模型如图5所示。

4.2 FLASH ADC行为级建模

根据图2所示FLASH ADC的结构，可构建其行为级模型。电阻梯度的输出电压可以用参考电压乘以相应的增益来实现，将理想模块封装为时钟边沿触发的使能系统，就可模拟钟控比较器的行为，将15个比较器的输出结果通过温度码——二进制码译码器，输出的结果就是4位二进制码表示的数字信号。加入比较器失调电压、迟滞特性等因素，建立非理想4?bit FLASH ADC模型如图6所示。

5 仿真结果

5.1 ADC系统非理想特性分析

（1）时钟抖动。图7所示为仿真得到的FLASH ADC系统SNR与采样时抖动之间的关系，采样时钟抖动从0.000 1 ps扫描到1 000 ns。从图中看出，采样Clock Jitter会造成采样信号的偏差，从而降低系统的信噪比（SNR），因此为了保证系统的稳定性，降低 Jitter噪声的影响，考虑一定的余量，采样时钟抖动应小于10 ns。

（2）失调电压。图8所示为仿真得到的FLASH ADC系统SNR与失调电压（OFFSET）之间的关系，失调电压从1 pV扫描到1 V。从图中看出，OFFSET越大，系统信噪比越小，为保证系统正常工作，考虑一定的余量，失调电压应小于1 mV。

（3）比较器噪声分析。图9所示为仿真得到的FLASH ADC系统SNR与比较器噪声（Comparator Noise）之间的关系，比较器噪声从0.1 nVrms扫描到1 Vrms。从图中看出，比较器噪声过大会造成系统整体噪声的增加，从而降低系统的信噪比。为保证系统正常工作，降低比较器噪声影响，考虑一定的余量，比较器噪声应小于100 μVrms。

（4）迟滞效应分析。图10所示为仿真得到的FLASH ADC系统SNR与迟滞电压之间的关系，迟滞电压从1 μV扫描到1 V。从图中看出，迟滞电压过大会降低系统的信噪比，为保证系统正常工作，降低迟滞效应的影响，考虑一定的余量，迟滞电压应小于1 mV。对于高速高精度的FLASH ADC系统，SNR和ENOB是恒量系统性能的重要指标，通过分析仿真结果可知，随着时钟抖动、失调电压、比较器噪声及迟滞电压的增大，系统的SNR、SNDR及ENOB减小，THD增大，由此可以估计各非理想参数的范围，如表1所示。

5.2 ADC系统时域分析

当输入一个缓慢变化的斜坡信号时，可获得ADC模型的静态特性。如图11所示。

图11 ADC传输曲线

图11中，用斜坡信号测试方法观察理想和非理想ADC的传输特性差别，可看出非理想ADC的量化台阶不均匀，包含DNL和INL误差，对于高速高精度的FLASH ADC系统，恒量高精度的时域指标是系统的INL和DNL，非线性误差为恒量ADC系统的典型静态特性参数，并决定ADC的有效位数。从图12中可以看出，系统的INL误差在-0.035～0 LSB之间，系统的DNL误差在-0.004 2～0.001 LSB之间，从时域分析方面表明FLASH ADC系统级的设计满足系统高精度性能的要求。

5.3 ADC系统频域分析

用FFT法分析非理想ADC的行为级模型，可得到理想和非理想行为级模型的ADC输出频谱。如图13所示，相比较于理想模型的输出频谱，非理想模型在电路固有量化噪声的基础上叠加了很多噪声分量，其输出信号的谐波电平比理想情况高，实际信噪比降低，ADC系统输出的有效位数减小。通过适当提高电路性能，可提高整个ADC系统的信噪比等特性。

6 结 语

本文依据Simulink对数/模混合电路建模的思想，根据比较器的特性建立了比较器的理想和非理想行为级模型，并在此基础上建立了一个单通道4?bit FLASH ADC的行为级模型。通过分析单通道ADC的时钟抖动、失调电压等特性，验证ADC的结构和误差因素，确定ADC的非理想特性对其整体性能的影响，对后续的实际ADC设计具有一定的指导意义。但是单通道ADC的采样率很有限，在后续设计中应采用时间并列结构，使多个单通道ADC并行工作，以达到超高采样率，

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