利用EP2C15AF256C6实现智能家居系统的设计

Cyclone II系列的FPGA以高性能和低功耗在自动化、通信等方面得到了广泛的应用。本文以EP2C15AF256C6为核心处理器设计智能家居防盗报警系统，详细分析了处理器及外围硬件电路的设计原理，以实现家居全方位防盗报警系统的构建。该设计对于Cyclone II系列的FPGA嵌入式处理器的开发与设计具有借鉴意义。

【关键词】Qsys NiosII EP2C15AF256C6 IP core

Cyclone II系列的FPGA拥有4，608- 68，416个逻辑单元和高达1.1 Mbit RAM，最高工作频率为260MHz，其I/O接口支持1.5-3.3V的LVDS、RSDS、LVPECL、HSTL、SSTL、PCI、LVCMOS、LVTTL等；4个PLL和16个全局时钟可实现器件的各类时钟要求；支持数据压缩和快速串行配置，以获得更小的程序存储和小于100ms更快的配置；其宏功能模块、MegaCore 模块和AMPP的智能特性支持各类外围设备、DSP及各类通信协议。

EP2C15AF256C6是Cyclone II系列FPGA处理器， 在商业和工业等级得到广泛应用。其工作温度–40°C - 125°C，可实现快速上电复位；支持唤醒功能以快速进入用户模式。本文利用该芯片实现智能家居防盗报警系统的设计，可实现多方位自动防盗报警，以最大限度地保护家庭财产。

1 系统总体方案

本系统的总体框图如图1所示，包括报警系统、定时系统和处理器及外围电路。当探测到报警信号时，报警装置发射无线信号到处理器，处理器根据预先设定的算法处理发出报警信号；当需要充电定时、叫醒服务等定时需求时，处理器根据定时时间发射无线信号，实现自动断电，以减少由于过充导致损坏和火灾的发生。

2 EP2C15AF256C6处理器的设计

EP2C15AF256C6为256个管脚FBGA封装，提供152个IO 接口和4个PLL，16个全局时钟网络；具有14448个逻辑单元，每16个逻辑单元构成一个逻辑阵列；嵌入52个9bit乘法器单元和52个总容量为239616 bits的M4K RAM，核工作电压1.2伏。设计软件为32位quartus13.0中的Qsys集成开发工具。Qsys完成系统级硬件设计后产生_hw.tcl以描述组件、接口和HDL文件，并支持Avalon、AMBA AXI3、AMBA AXI4、AMBA AXI4-Lite、AMBA AXI4-Stream、AMBA APB接口。

2.1 基于EP2C15AF256C6的Niosii处理器的设计

本设计处理器选择NiosII/s，最高工作频率为165MHz，外部地址空间容量为2GB，512字节到64kB的指令缓存可自由选择，没有数据缓存，可通过软件乘法器或硬件乘法器来提高运算速度，其中硬件乘法器可通过嵌入的32*16bit乘法器或逻辑单元来实现。根据设计需求和元器件的技术特点，我们选择4k字节指令缓存和2个直接连接到存储器slave端口的紧耦合指令存储器接口，JTAG Debug Module选用Level 2。

2.2 基于EP2C15AF256C6 IP core的设计

根据本设计的基本思想，需要添加以下主要IP core，包括片上存储器、外部Flash接口、JTAG UART、系统id、DDR SDRAM Controller with ALTMEMPHY等。

（1）Cyclone II支持的外部存储器接口包括SDR SDRAM、时钟速率最高可达167MHz/333 Mbps 的 DDR 和DDR2 SDRAM和时钟速率为167MHz/667 Mbps QDRII SRAM。本设计中采用DDR SDRAM，可实现在保持较低I/O数量的情况下实现双倍速率传输与接收数据。

（2）片上存储器通过MegaWizard Plug-in Manager设计。本设计采用一读一写双端口网络，配置为128 x 32的M4K，初始化为上电清零后例化存储文件，并设置为32位、存储单元可达6656个字节数，最大存储模块深度设置为512bit，其读写时钟采用双时钟模式，

（3）EPROM IP核的设计。本设计电路通过添加altera Avalon compact flash实现对外部EPROM的接口实现。由于添加的ip核位宽为16bit，而Niosii处理器为32位，因此需要添加MM width adapter在avalon MM和slave之间转换数据和字节使能宽度。

（4）Qsys 交互接口设计。Qsys interconnect可实现具有不同接口IP核间的交互连接，支持的IP组件接口包括：连接主处理器和从处理器的MM、可实现以太网、视频、Interlaken的工业标准通信和数据传输片上接口的Avalon-ST、借助软件控制多个单比特IRQ优先级的中断接口、内外时钟连接的时钟接口、可通过复位控制器产生上升沿或下降沿复位信号的复位接口、可连接DDR SDRAM、外部组件IO FPGA逻辑的conduit接口。

本设计中添加的交互接口主要包括：Avalon-MM master Agent、Avalon-MM master Translator、Avalon-MM slave Agent、Avalon-MM slave Translator、Memory-Mapped Router、Memory-Mapped Width Adapter、Tri-State Conduit Bridge、Tri-State Conduit Pin Sharer。基于Qsys interconnect的compact flash ip核内部连接设计如图2所示。

3 基于EP2C15AF256C6实现智能家居主要外围电路的设计

3.1 门窗防盗及无线发射系统的设计

本文采用利用555集成电路及TDK5100F完成门窗防盗报警器和无限发射系统的设计。其电路原理图如图3所示。当安置的导线被断开时，防盗报警器闪亮并产生报警信号驱动无线发射系统产生射频信号，实现报警。

3.2 家居防盗无线接收系统的设计

本文采用Infineon公司生产的频率范围为810-870 MHz和400-440 MHz、具有FSK/ASK解调方式的TDA5220实现无线信号的接收功能。图4为无线接收系统电路原理图。该电路的工作频率范围为400-440 MHz，解调方式为FSK。

4 结论

本文利用EP2C15AF256C6、以quartus13.0为软件平台、利用Qsys集成开发工具、altium designer summer 9.0完成智能家居防盗报警系统的硬件系统设计。该电路充分发挥了Cyclone嵌入式处理器的灵活性，并将无限射频芯片应用到电路中，为未来家具的智能化设计开阔了的设计思路。

参考文献

[1]刘杰等编著.基于模型的设计—Qsys篇[M].北京：机械工业出版社，2012.

[2]（美）北京：贝耶尔著，刘凌译.数字信号处理的FPGA实现[M].清华大学出版社，2011.

[3]谢龙汉，鲁力，张桂东编著.Altium Designer原理图与PCB设计及仿真[M].北京：电子工业出版社，2012.

作者单位

中国人民武装警察部队学院基础部实验室 河北省廊坊市 065000