电路系统中的闩锁效应及其预防设计
摘 要：针对CMOS集成电路的闩锁效应，围绕实际应用的电路系统中易发生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的概率，从而提高电路系统的可靠性。
关键词：闩锁效应: 上电时序; 光耦; 热插拔
中图分类号：TN702-34文献标识码：A
文章编号：1004-373X(2011)01-0170-03
Latch-up Effect and Its Prevention in Circuit Systems Based on CMOS
WU Yun-ping1, SU Wei-da1, LI Wang-biao1, CAI Sheng-zhen2
(1. Department of Electronic Engineering, Fujian Normal University, Fuzhou 350007, China;
2. Faculty of Software, Fujian Normal University, Fuzhou 350007, China)
Abstract： The latch-up effect which is easy to appear in CMOS IC and the widely used circuit systems with an attributive defect leading to failure of circuits is elaborated. Key factors causing latch-up effect are discussed. Furthermore, the special interface method of critical power-on time-sequence, circuit isolatation design based on photo-electric coupler and hot-plugging modules is proposed. It testified in applications that the designs are helpful to reduce the risk of latch-up effect.
Keywords： latch-up effect; power-on time-sequence; photo-electric coupler; hot-plugging
0 引 言
毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor)技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。而且，CMOS所特有的闩锁效应(latch-up)较早就引起了关注［1-4］，在1997年，EIA/JEDEC协会就制定了一个半静态的闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的失效判定标准。
目前，公认的几个引起IC闩锁效应的内在原因有：
(1) 外界信号或者噪声干扰，一般为I/O口处的信号翻转易使寄生NPN与PNP获得正偏状态；
(2) 寄生三极管的电流放大系数偏大，满足βn×βp≥1；
(3)衬底和阱内分布电阻分布不合理；
(4) 电源能提供的电流大于等于寄生晶闸管的维持电流［5］。
因此，在制造CMOS集成电路时，可采用如外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应［6］。
具体应用集成电路时，应避免如下情况：
(1) 器件I/O管脚电压超过器件供电电压或低于地电压；
(2) 信号在I/O管脚上电压或电流变化太快；
(3) 器件电源管脚上出现浪涌或跌落。
为克服具体应用时出现的闩锁效应，宋慧滨等在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一个数量级［7］；程晓洁等设计了稳压器的foldback过流保护电路［8］，不仅较好地保护稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源等提出了一种新型ESD钳位保护电路结构［9］，以期达到抑制闩锁效应的目的；张伟功等研究表明：辐射感生的闩锁与电气感生的闩锁在很多方面是相同的,但在触发机理和动态行为上存在一定差异，并提出基于LDO的限流技术，以期在闩锁效应发生时，首先能安全防护不损伤器件，其次能受控恢复［10］。文献［11］从版图级、工艺级、电路应用级等三个方面介绍了抗闩锁措施，特别指出：具体应用时，应在电源线较长的地方注意电源退耦和对电火花箝位，以及输入信号不得超过电源电压、加限流电阻等方法。这些措施都有助于避免、降低或消除闩锁的形成。
迄今，尽管闩锁效应的发生机理也比较清楚，但由于器件尺寸愈来愈小，操作频率愈来愈快，其承受过电流的能力持续降低，发生瞬时触发闩锁效应的威胁与日俱增，其触发机制依然错综复杂，很难经过简单的安全区计算或简单的工艺措施将其避免，闩锁现象是一个一直并将继续影响CMOS器件可靠性的潜在的严重问题［12］。
1 易产生闩锁效应的电路系统
随着越来越多地对监控应用系统的低功耗要求，多核模式设计已成为首选，如图1所示。当系统正常工作时，所有系统的电源都接通，处于全速运行状态；当系统进入低功耗待机时，则关断若干个功耗较大的模块，仅保留较低功耗的实时监测模块上电正常运行。图1中，接口电路可以是总线并联的，也可以是相互独立的接口。这种架构的应用系统，既保障了监控对象的全天候监控状态，又能及时响应外部突发事件，随时切换到正常工作状态，从而实现低功耗运行，特别能满足许多能源紧张、无人职守的应用场合［13］。
图1 常见的低功耗监控系统架构图
在图1所示的应用系统中，电源方案自然地采用多级电源独立供电，不同的集成电路器件由不同的电源供电。此时，由于多级电源供电，所有的器件并不是一起上、下电，就极易出现满足闩锁效应的几个条件，从而导致系统中的CMOS集成电路器件进入闩锁状态，降低系统的可靠性，甚至使系统无法正常工作。
2 闩锁效应的预防设计
2.1 严格的上电时序
从以上叙述可知，触发电路闩锁效应的一个重要因素是器件I/O管脚电压超过器件的供电电压或低于地电压。因此，在具体应用时，应严格注意各模块之间的接口电路和电源的上电时序，如图2所示，严格避免上述情形出现。
在t0时刻前，系统处于低功耗模式，实时监测模块控制电源(n)，使应用模块(n)处于断电状态，接口电路(n)处于低电平或被设置为高阻态模式，通常以高阻态为宜。
在t0时刻，实时监测模块将控制应用模块(n)上电，使其正常工作。此时，先控制电源(n)上电，延时到t1时刻，t1时刻后，设置接口电路(n)进入输入/输出模式，两个模块之间开始正常数据通信。
在t2时刻，实时监测模块需控制应用模块(n)断电，进入低功耗模式。首先将接口电路设置为高阻态模式，然后到t3时刻之后，控制(n)输出控制电源(n)断电的电平信号，将应用模块(n)断电。对于此类存在多电源的应用系统，必须控制各电源的建立和稳定时间，保证低电压的建立要早于高电压，只有各电源之间有基本固定的上电时间关系，才能有效地降低发生闩锁效应的概率。
图2 接口电路和电源控制的时序图
2.2 接口电路的隔离设计
常见的接口电路设计方法是在信号线上串接一个100 Ω左右的电阻，限制总线的最大输出电流，使该电流远远小于闩锁效应的触发电流，从而防止闩锁效应。
图3是一种基于光耦的接口电路完全隔离设计，图3(a)和图3(b)构成了实时监测模块和受控模块之间的双向接口部分。
图3 接口电路的光耦隔离设计
图3(a)中，OUT1-1是实时监测模块的输出端，IN1-1是受控模块的输入端。当实时监测模块和受控模块都处于上电工作时，如果OUT1-1为高电平，光耦导通，IN1-1也为高电平；反之，OUT1-1为低电平，光耦截止，IN1-1为低电平。当受控模块从断电进入到上电过程中，这种电路结构决定了IN1-1的电平肯定小于供电电压，从而降低了发生闩锁效率的概率。
图3(b)中，IN1-2是实时监测模块的输入端，OUT1-2是受控模块的输出端。这种处理方法也降低了实时监测模块由于异常导致上电时被受控模块干扰的风险。
2.3 热插拔模块的接口设计
对于需要热插拔的应用系统，接口设计如图4所示，两者对接时，其连接顺序是：首先，地线先连接，其次是电源的正极，最后是各个信号线。这种设计正好满足了上述的上电时序，防止满足发生闩锁效应的条件出现，可有效地降低其发生概率。
图4 热插拔模块的接口设计
3 结 论
闩锁效应是CMOS集成电路固有的属性，它对电路系统的可靠性影响极大，在实际应用中还需具体问题具体分析，针对触发闩锁效应的因素进行深入分析和针对性设计，才能较好地克服和预防它。在研制低功耗双MCU架构航标监控终端［13］过程中，初期由于闩锁效应引起的终端失效有偶然性和随机性特点，未予以重视；在小批量中试时，对出现闩锁效应的触发因素进行了深入分析，提出并采用了严格的上电时序、基于光耦的电路隔离设计和热插拔模块的接口方法，并应用在后续的设计以及其他应用系统中，较好地克服这个问题。采用该方案设计的终端迄今已安装了近5 000套，运行了近5年，表现良好，达到了预期的效果。
参 考 文 献
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注：本文中所涉及到的图表、注解、公式等内容请以PDF格式阅读原文
