一种新型高速CMOS全差分运算放大器设计

　　摘要：设计了一种基于流水线模/数转换系统应用的低压高速CMOS全差分运算放大器。该运放采用了折叠式共源共栅放大结构与一种新型连续时间共模反馈电路相结合以达到高速度及较好的稳定性。设计基于SMIC 0.25 μm CMOS标准工艺模型，在Cadence环境下对电路进行了Spectre仿真。在2.5 V单电源电压下，驱动0.5 pF负载时，开环增益为71.1 dB，单位增益带宽为303 MHz，相位裕度为52°，转换速率高达368.7 V/μs，建立时间为12.4 ns。
　　关键词：高速运算放大器； 全差分； 折叠式共源共栅； 共模反馈
　　中图分类号：TN91934文献标识码：A文章编号：1004373X(2012)04016603
　　Design of a novel highspeed fullydifferential CMOS opamp
　　SONG Qiwei, ZHANG Zhengping
　　(College of Science, Guizhou University, Guiyang 550025, China)
　　Abstract： A lowvoltage highspeed CMOS fullydifferential operational amplifier based on the pipelined ADC was designed. The operational amplifier combining the amplifying structure of folded cascode with a novel continuous time CMFB circuit achieves high speed and high stability. The Spectre simulation of the operational amplifier is implemented on the basis of SMIC 0.25 ?m CMOS standard process model under Cadence. At the voltage of 2.5 V single power supply, the open loop DC gain is 71.1 dB, the unity gain bandwidth is 303 MHz, the phase margin is 52°, the slew rate is 368.7 V/μs and the settling time is 12.4 ns while the load capacitance is 0.5 pF.
　　Keywords： highspeed opamp; full differential; folded cascode; CMFB
　　
　　收稿日期：20110915
　　基金项目：贵州省科技厅工业攻关项目(黔科合GY字\[2010\]3060)；科技部科技人员服务企业行动项目(2009GJF20001)随着数/模转换器（DAC）、模/数转换器(ADC)的广泛应用，高速运算放大器作为其核心部件受到越来越广泛的关注和研究。速度和精度是模拟集成电路的2个重要指标，然而速度的提高取决于运放的单位增益带宽及单极点特性并相互制约，而精度则与运放的直流增益密切相关。在实际应用中需要针对运放的特点对这2个指标要进行折衷考虑［1］。
　　1运放结构与选择
　　根据需要，本文设计运算放大器需要在较低的电压下能有大的转换速率、快的建立时间，同时要折衷考虑增益与频率特性及共模抑制比（CMRR）和电源抑制比（PSRR）等性能。
　　常见的用于主运放设计的结构大致可分3种：两级式（Two Stage）结构、套筒式共源共栅（Telescopic Cascode）结构及折叠式共源共栅（Fold Cascode）结构。两级式结构的第1级可提供高的直流增益，而第2级提供大的输出摆幅。但由于第2级电流很大，故使得运放功耗大大增加，同时由于级联而多产生一个非主极点，速度及带宽都有所降低，需进行频率补偿，这样不仅增加的设计复杂度还会大大影响运放的速度；套筒式共源共栅结构由于只有2条支路，功耗为三者最低，频率特性最好，但由于需要层叠多级管子，导致输出摆幅很低，在低电压工作下很难正常工作，并且输入输出端不能短接；而折叠式共源共栅结构的各参数特性介于前两者之间，增益基本与套筒式共源共栅相同而低于两级运放，虽为4条支路，功耗及频率特性均远好于两级运放，输出摆幅大于套筒式共源共栅结构，输入输出可以短接且输入共模电平更容易选取并可接近电源供给的一端电压［2］。经综合考虑，本设计采用折叠式共源共栅结构作为主运放。
　　2主运放分析
　　2.1全差分折叠式共源共栅
　　全差分运放即指输入和输出都是差分信号的运放，其优点为能提供更低的噪声，较大的输出电压摆幅和共模抑制比，可较好地抑制谐波失真的偶数阶项等［3］。虽然NMOS管中载流子迁移率较大，作为输入器件可达到更高的增益，但付出的代价是折叠点上的极点更低而导致相位裕度下降且噪声更大。 综合考虑，本设计采用PMOS管为输入管的共源共栅结构。如图1所示，PMOS管M0为偏置电流源，输入管M1，M2将在M0提供的固定偏置电流作用下，将差分输入电压转化为差分电流，经过共源共栅管M5，M6的作用下再产生差分输出电压［4］Vout1与Vout2。而层叠的PMOS对管M7，M8与M9，M10起到了稳定输出电平与提高增益的作用。
　　图1主运放电路图2.2小信号分析
　　折叠式共源共栅的直流增益为:|Av|≈gM1{［(gM5+gMb5)ro5(ro1∥ro3)］∥
　　［(gM7+gMb7)r07r09］}(1)转换速率为：SR=IM0CL,tot=Veff1wu(2)式中：Veff1为M1管过驱动电压；Wu为单位增益带宽；CL,tot为负载电容与寄生电容总和。Veff1=|VGS|－|Vth|=2IDS1μPCox1(W/L)(3)2.3频率与增益特性分析
　　单级折叠式共源共栅结构主要有2个极点需要考虑：
　　在输出节点处产生主极点：P1=-1/RoutCL；
　　在折叠点处产生非主极点：P1=-gm5/Cx。
　　式中Cx为折叠点周围电容和，且主要取决于CGS7。为使运放能够稳定工作，需对其进行频率补偿。对于单级运放，由于只有一个主极点,频率特性较好，在输出端增加一定的负载电容即可。
　　由于模拟电路的参数不缺定性，手算的结果在仿真调制时也需要进行适当的修改才能达到预期目标的要求。尾电流的M0以及M9，M10可根据MOS管饱和区电流公式来确定：即，IDS=μPCox(W/L)(VGS－Vth)2（4）由式（1）可知，提高增益的方法主要为提高输入对管M1，M2共源共栅管M5，M6以及M7，M8的跨导。由于MOS管工作电流已经确定，则可通过增加宽长比增加其跨导。但要折衷考虑的是：过多的增加共源共栅管M5，M6的沟道长度会增大次主极点的寄生电容，从而降低次主极点的频率。所以提高增益的方法主要是增加PMOS管M7，M8的宽长比。而且,M3管与M4管均要流入2条支路的电流，若要减小其对折叠点的电容贡献，则要求有较高的过驱动电压［2］。
　　
　　2.4直流工作点的确定 由于沟道长度调制作用的存在，MOS管的漏源电压VDS会对漏源电流IDS产生一定的影响。
　　有饱和区MOS管漏源电压与电流间的关系公式：IDS=12μnCox(W/L)(VGS－Vth)2(1+λVDS)(5)式中λ为沟道长度调制系数λ∝1/L。在近似漏源电流IDS及过驱动电压 |VGS-Vth| 不变的情况下，宽长比W/L与VDS成反比的趋势。可根据此规律调制每个MOS管的漏源电压及直流工作点。而进行调制的前提则是每个MOS管都必须工作在饱和区，即满足VDS>|VGS-Vth|。
　　2.5提高转换速率
　　转换是在处理大信号的高速电路中不希望看到的一种非线性现象，大信号的速度被转换速率限制，原因是对电路中主要电容器充电和放电的电流太小。所以要提高转换速率［1］。由式（2）可以看出，增大转换速率的一种方法为提升流过共源共栅管M5，M6的电流，同时减少输出端补偿电容的大小。而电流的增大势必会提高运放的功耗。而式（3）表明，增大输入管M1，M2的过驱动电压也可以提高转换速率。这样在电流一定的情况下，器件的宽长比W/L就不能太大，这也许会导致其跨导的减小，因此以上两种方法均需要折衷考虑。
　　3共模反馈设计
　　全差分运算放大器输出共模电平稳定性差，对输入电压的变化、器件的失配等很敏感，且不能通过差动反馈来达到稳定，所以需要设计共模反馈电路（CMFB）来稳定工作点［5］。CMFB电路其实是反馈电路的一种，通过检测输出共模电平，并有根据的调节放大器的一个偏差电流［6］，原理结构图如图2所示，一般有3部分组成：检测输出共模电平；同一个参考电压比较；将误差送回放大器偏置网络［2］。而相比于开关电容反馈电路，连续时间共模反馈电路具有更快的速度，所以本文采用前者进行设计。
　　如图1所示，M11，M18构成共模反馈电路。由于本文设计的运放的直流增益较高，若采用传统的电阻采样，电阻值很小，不但占据很大的面积，还会严重的降低直流增益。因此本文采用共源放大器差分输入对管对共模电平取样的共模反馈电路［7］。
　　同时使用了一种新的连接方法，即将控制电压连接到PMOS共源共栅管M7，M8的栅极，而不是如传统方法那样接到负载管M3，M4，因此也将一般的PMOS电流镜改为NMOS电流镜。为了使输出信号摆幅最大,共模参考电压值通常为电压源的一半［8］。
　　图2共模反馈原理结构图下面分析此种接法的优势。传统的接法是将控制电压接到M9和M10的栅极，这样电路的直流增益有式（1）变为：|Av|≈gm9{［(gm5+gmb5)ro5(ro1∥ro3)］∥
　　［(gm7+gmb7)r07r09］}(6)由于在设计中I1≈ I9，而考虑到输出摆幅的影响，Veff1≈3Veff9 因此3gm1≈gm9。有此看来，式（6）的增益比式（1）增大了三倍。整个电路也必然的出现不稳定性，在共模反馈回路中主运放的相位与频率的关系就发生变换，因此各器件参数又需要重新调制。而将控制电压接到M7-M8的栅极，则闭环增益变为：|Av|≈Gm7{［(gm5+gmb5)ro5(ro1∥ro3)］∥
　　［(gm7+gmb7)r07r09］}(7)而Gm7=gm7/(1+gm7ro9)，约小于gm1。这样CMFB环路增益稍低于主运放增益，而相位裕度基本不变，性能稳定［9］。
　　4仿真结果与分析
　　使用SMIC 0.25 μmCMOS标准工艺模型，在Cadence的 spectre工具进行仿真。运放在在2.5 V单电源和驱动0.5 pF负载时，开环增益为71.1 dB，单位增益带宽为303 MHz，相位裕度为52°，仿真结果如图3所示。
　　图3运放增益及频率特性图共模抑制比定义为差分增益和共模增益的比值，它反映了一个放大器对共模信号和共模噪声的抑制能力［10］。利用2个运放分别在输入端接差模响应激励和共模响应激励，经Spectre仿真结果测得结果如图4所示，差模增益为71.1 dB,共模增益为-46.3 dB，即可得共模抑制比为117.4 dB。
　　图4共模抑制比仿真特性图在运放输入端加入阶跃响应激励，在2 μs时刻输入2.5 V的阶跃信号，仿真结果如图5所示,测得运放转换速率可达368.7 V/μs，建立时间为12.4 ns。